AMD: terméktervek, kilátások a szerverpiacon
Az AMD múlt hét csütörtökön tartott elemzői konferenciáján beszélt az idei évről, és a 2008-as kilátásokról. A vállalat rengeteg újdonsággal készül jövőre, melyektől nyereséges működést és további térnyerést remél, ugyanakkor a Barcelona körüli problémák hatására számos kedvezőtlen változás történt a terméktervekben, ami elsősorban az Opteron-vonalat érinti hátrányosan. A prezentáltak alapján áldozatul esett a rendszerarchitektúra fejlesztése, valamint a nyilvános terméktervek mögé tolódott ki a következő generációs mikroarchitektúra bemutatása is.
Előzmények
A Barcelona általános hozzáférhetősége a jelenlegi ismeretek szerint nagyjából háromnegyed éves késésben van az eredetileg tervezetthez képest, ami hatalmas idő egy olyan dinamikus piacon, mint az x86-os processzoroké -- és különösen kínos az AMD jelen pénzügyi helyzetében. Az első négymagos x86-chip fejlesztésének nehézségei (a problémák a designban gyökereznek, nem a gyártásban) következtében azonban nemcsak a Barcelona csúszott meg, hanem részben a mérnöki erőforrások korlátozottsága, valamint termékéletciklus megfontolások miatt későbbi chipek is kitolásra kerültek, hiszen ekkora változást rövidtávon nem képes elfedni az ütemterv.
Az AMD négy és fél éve, 2003 elején mutatta be új rendszerarchitektúráját, az integrált memóriavezérlőre és HyperTransport (HT) processzor és periféria összeköttetésekre alapozó Direct Connect Achitecture-t (DCA), mely az Intellel szembeni versenyelőny legnagyobb forrásaként szolgált -- és tartja valamennyire a frontot ma is. Az AMD az eredeti tervei alapján talán a Barcelonával akarta bemutatni DCA második változatát, mely sokkal nagyobb sebességű, hatékonyabb koherens HT3-as linkekből feltételez chipenként négyet: alacsonyabb késleltetések, akár két és félszer magasabb sávszélesség, az eredmény pedig jobb multiprocesszor skálázódás.
Az ehhez szükséges koherens HT3-as linkek azonban publikus termékterveken csak a Barcelonát követő Shanghainál bukkantak fel, mely már 45 nanométeres eljáráson implementálja a Barcelonával megismert mikroarchitektúrát, minimális továbbfejlesztéssel. A tavaly nyáron megjelent Socket F (1207) foglalatú szerverlapokkal is kompatibilis Shanghai ezek mellett a kisebb geometriájú gyártástechnológiának köszönhetően akár 6 megabájt harmadszintű gyorsítótárat is használhat.
Ésszerű áldozatok
A Barcelona problémái következtében az AMD lemondott viszont a DCA2-ről Shanghainál, a terméktervek egyértelműen három HT1 linket jelölnek, vagyis a skálázódást leginkább a nagyobb L3 cache segítheti a gyorsabb koherencia-kommunikáció és saját memóriabank alacsonyabb terhelése révén. A Shanghai eredetileg 2008 közepére, az AMD 45 nanométeres eljárásának tömegtermelésbe vezetésével jelent volna meg, ez a Barcelona első negyedév végi, második negyedév eleji hozzáférhetőségével inkább 2008 végére valószínűsíthető szerverekben -- a hivatalos kommüniké 2008 második felét emlegeti.
A változás semmiképpen nem biztató azok számára, akik négy- vagy esetleg nyolcutas szerverek iránt érdeklődnek az alkalmazás jellege (például nagyobb terhelésű tranzakciós adatbázis) vagy szerverkonszolidáció miatt. Az egyutas gépek esetében gyakorlatilag irrelevánsnak tekinthető a DCA2 hiánya, de még a kétutas kiszolgálóknál sem kritikus -- az első DCA továbbra is jól szolgál, köszönhetően a HT linkek fokozatos gyorsításának, mégha a nagyteljesítményű négymagos chipekkel már határait közelíti.
Az AMD szempontjából a DCA2 és HT3 linkek kitolása egy viszonylag kevéssé fájdalmas, és a jövőbeni versenyképességet korlátozottan rontó döntés volt. A piac derekát az egy- és kétutas szerverek képezik, ami még akkor is igaz, ha figyelembe vesszük a virtualizációval megnövekvő kapacitásbeli igényeket. Az iSuppli becslése szerint az idén leszállított, virtualizációra használt szerverek is 91 százalékban egy- vagy kétutas konfigurációk, sőt a jövőben egyértelműen a kétutas gépeket jelölik meg a terület optimális választásaként, összhangban a vezető x86-szervergyártók meglátásával.
Nyolcmagos Opteron 2009-ben
A DCA2 és a HT3 természetesen nem veszett el. Mario Rivas, a számítástechnikai csoportért felelős alelnök által bemutatott terv alapján a Shanghait követő generációval 2009 első felében érkeznek ezek az újítások. A Montreal kódnévre hallgató chip 45 nanométeres eljárással készül, magonként már 1 megabájt L2 cache-t vonultat fel a 6 megabájt L3 cache mellé, memóriavezérlője immár DDR3-at kezel, és akár 4 koherens HT3 linket implementál.
Szüksége is lesz rájuk, ugyanis az AMD az Intelhez hasonlóan tervez multi-chipes terméket is, vagyis két négymagos chipet egybetokozva egy nyolcmagos szerverprocesszort kapunk a cégtől, így egy kétutas konfiguráció már 16 nagyteljesítményű processzormaggal rendelkezhet. Ekkor a két szilíciumlapka közötti kommunikációt vélhetően egy tokon belüli HT3 link biztosítja. Hogy egy vagy két memóriabank tartozhat-e majd egy foglalathoz, egyelőre nem publikus, a költséghatékonyság az előbbit diktálja.
A Montreal további érdekessége, hogy már új infrastruktúrát fog követelni, melynek Socket G3 a kódneve, és az AMD a szervereknél is platformmegoldással jelentkezik majd, hasonlóan az Intelhez. A Piranha kódnevű szerver- és munkaállomás platform AMD chipseteket és AMD grafikus chipeket fog használni, ami a munkaállomások esetében FireGL kártyákat jelent majd természetesen.
Kilátások
Hogy a Barcelonával megismert 10h mikroarchitektúrát követő, Bulldozer kódnéven ismert fejlesztés (mely a "valódi K10") mikorra tolódott ki, egyelőre nem ismert. Versenyképessége szempontjából az AMD-nek egyértelműen az agresszív mikroarchitekturális fejlesztésekre kell koncentrálnia erejét, ugyanis rendszerarchitekturális előnye mára teljesen elenyészett az asztali gépek terén, míg a szervereknél drámaian erodálódott -- a notebookok piacára pedig gyakorlatilag be sem lépett műszaki szempontból.
Az Intel tavaly debütált Core-mikroarchitektúrája kétségtelenül fölényt élvez 10h-val szemben, megfejelve mindezt gyártástechnológiai lépéselőnnyel. A chipgyártó óriás erről az alapról fog egy hatalmasat ugrani a tervek szerint 2008 végén, mikor megjelenik az igazi szörnyetegnek ígérkező Nehalem, melyet monolitikus felépítés, jelentősen átdolgozott, még erőteljesebb magok, visszatérő HyperThreading, hatalmas gyorsítótárak, valamint integrált memóriavezérlő és direkt processzor-összeköttetések jellemeznek -- a 45 nanométeres Nehalem magjai nagyjából 25 százalékkal nagyobbak a Penrynénél.
Az Intel válasza a DCA-ra a Quick Path Interconnect (QPI), mely korábban CSI kódnéven futott, és az Itanium-családdal közös alapokat ad majd az Intel Xeonoknak. A QPI lényegében többrétegű protokollgyűjteménynek tekinthető, a konkrét megvalósítás az alkalmazási terület (kliens, szerver, 1-, 2-, 4- vagy többutas) követelményeinek (skálázódás, teljesítmény, megbízhatóság) figyelembe vételétől függ. A műszaki részleteket mellőzve a QPI lényegében eltünteti az AMD DCA által jelentett bármiféle előnyt, sőt, a várakozások szerint átveszi a vezetést a rendszerarchitektúra terén is.
A várhatóan 2009 során felfuttatásra kerülő Nehalemre az AMD jelenlegi termékterve nem ad kielégítő választ, miközben megjelenése előtt 3 negyedév áll rendelkezésére a négymagos Opteronok szállításainak felfuttatására, valamint hogy az órajeleket feljebb tornázza. A Barcelona és Shanghai számára egyértelműen a magas terheltségű virtualizáció jelentik a húzóerőt, mivel ebben relatív teljesítmény- és energiahatékonyságbeli előnyt élvez a Xeon-gépekkel szemben -- a vállalat szempontjából azonban sajnálatos módon az ilyen igényekkel fellépő ügyfelek csak a piac egy bár gyorsan növekvő, de kis részét jelentik, jövőre nagyjából 10 százalékot.