Ismét rátaposnak a PCI Express gázpedáljára
Rákapcsolt az újabb buszverziók fejlesztésére a PCI-SIG, amely már a hatodik generáció alapjait is lefektette.
A PCI Express 5.0 pár hete bejelentett végleges specifikációi után a szabványt felügyelő iparági szervezet máris az utód 6.0-ról beszél. A PCI-SIG feltett szándéka, hogy behozza a busz 3.0-s és 4.0 verziója közötti elvesztegetett időt. A szervezet láthatóan nem a levegőbe beszél, a fejlesztés 6.0-s verziója ugyanis már jó ideje a tervezőasztalon van, a végleges verzió pedig akár bő két éven belül, 2021-ben meg is jelenhet. A jól bejáratott koreográfia szerint a következő generáció is rádupláz az előd sávszélességére, melynek hála egy 16 sávos csatoló estében a csúcsérték elérheti a másodpercenkénti (közel) 128 gigabájtot.
Égbe révedő informatikusok: az Időkép-sztori Mi fán terem az előrejelzés, hogy milyen infrastruktúra dolgozik az Időkép alatt, mi várható a deep learning modellek térnyerésével?
A 6.0-s verzió kétségkívül legnagyobb fejlesztését a PAM4, magyarul a négyszintű impulzusamplitúdó-moduláció jelenti. Az 5.0-s verzióig bezárólag a PCI Express NRZ-t, vagyis nullára vissza nem térő kódolást alkalmaz. Az NRZ esetében a bináris információt egyenáramú, szabályos impulzusok hordozzák, amelyekkel 1 bitet lehet továbbítani. A PAM4 is egy impulzus sorozatot használ vivőhullámnak, mellyel azonban egy ciklus alatt több, összesen 2 adatbit továbbítható, így változatlan frekvencia mellett duplázható a sávszélesség.
A PAM4 bevezetése azért szükséges, mert már a PCIe 5.0 is a rendkívül magas, 30 GHz-es frekvenciatartományban üzemel. A jelenleg alkalmazott NRZ-vel még feljebb kellene tornászni a már amúgy is magas frekvenciát, amely a tervezőket és a gyártókat egyaránt komoly kihívások elég állítaná. Bár a PAM4 erre megoldást kínál, a több jelszint (ahogy a NAND-oknál is) újabb problémákat vet fel. Az egyik ilyen a fejlettebb hibajavítás, amit a PCI-SIG az FEC-vel (Forward Error Correction) oldana meg. Az FEC az adat mellé elhelyezett redundanciából (többletadat) lehet képes visszaállítani az eredeti adatcsomag bitjeit, úgy, hogy közben az átvitel sebessége nem csökken (észrevehetően). Ennek hála a maximális jelveszteség értéke nem változott, a PCIe 5.0-hoz hasonlóan 36 dB-es értéket állapított meg a PCI-SIG.
A PAM4 másik hátulütője, hogy hozzá kell igazítani az átvitelben résztvevő összes áramkört, amely áttervezéseket, ezzel pedig további kiadásokat kíván majd a gyártók oldaláról. Mindeközben a korábbi, NRZ módot is meg kell tartani, hisz csak ezzel maradhat meg a korábbi PCIe verziót támogató eszközök kompatibilitása, amely borítékolhatóan több munkaórát kíván majd a mérnökök részéről. Mindez azonban vélhetően nem jelent majd túl nehezen megugorható kihívásokat, a PAM4-et ugyanis viszonylag régóta alkalmazza az ipar, többek között az ultra-high-end hálózatos eszközöknél (pl. 100-400 gigabites Ethernet).
Újabb duplázás
Mindennek hála ismét kétszeresére nőhet a sávonkénti tempó. Míg a PCIe 2.0 egyetlen sávon 5 GT/s (500 MB/s) átviteli sebességet kínált, addig a 2011-ben megjelent 3.0 8 GT/s-re (985 MB/s) emelte az elérhető sávszélességet. Utóbbira a 2017-ben megjelent 4.0 ráduplázott, a PCI Express busz ezen verziója 16 GT/s-re (1969 MB/s) növelte az átviteli sebességet egyetlen vonalon. Az alig egy hónapja bejelentett 5.0-s verzió folytatja a sort, a szabványra felkészített sávok ugyanis 32 GT/s (3938 MB/s) tempóra képesek. A 2021-re datált 6.0 erre tesz rá egy újabb lapáttal, melynek hála egyetlen sávon már 32 GT/s, azaz közel 8 GB/s (pontosan 7876 MB/s) érhető majd el.
Bár a további növekedésnek elsősorban most is nagyvállalati környezetben lehet igazán létjogosultsága, a duplázásnak hála bizonyos eszközöket a jelenleginél kevesebb sávval is ki lehet majd hajtani, amely egyszerűbb áramköröket eredményezhet. Mindez optimális esetben az árakra is kedvező hatással lehet, ám a feljebb említett, a PAM4 implementálása miatti munkálatok vélhetően nyomot hagynak majd az árcédulákon, legalábbis eleinte. A PCI Express újabb verziójából más fejlesztések, például a CCIX is profitálhatnak, a cache-koherens interkonnekt ugyanis néhány társához hasonlóan az aktuális PCIe szabványra épít. Bár a PCI-SIG 2021-re ígéri a 6.0 végleges specifikációt, ez nem jelent majd piaci rajtot, amelyre várhatóan 2023 előtt nem kerül sor.